3. DESCRIÇÃO DO SPARC Histórico

20

3. DESCRIÇÃO DO SPARC

3.1 - Histórico O SPARC, acrossemia para Scalable Processor ARChitecture, originou-se nos projetos pioneiros de Berkeley, desenvolvidos a partir de 1981 por alunos de graduação e pós-graduação: o RISC I [PAT81,SEQ82], RISC II [KAT83] e SOAR [UNG84]. O RISC I foi o primeiro destes projetos, tendo introduzido diversos conceitos novos. Houve várias dificuldades para sua fabricação, pois apenas se iniciava a utilização de "foundries" para este fim. Por exemplo, de quarenta unidades produzidas apenas quatro funcionaram, a uma frequência de "clock" bem abaixo daquela esperada. O RISC II foi desenvolvido em dois anos, sendo um projeto mais refinado, com um nível a mais de "pipeline", mais registradores, e uma área final menor que o RISC I. Estes dois projetos foram desenvolvidos com tecnologia NMOS. O RISC I e o RISC II não possuíam previsão para uso em ambiente multiprocessador, nem para utilização de coprocessador de ponto flutuante, sendo o percentual de área gasto na lógica de controle de 5% e 10%, respectivamente. O RISC I apresentava barramentos distintos para dados e instruções, enquanto que o RISC II possuía apenas um barramento compartilhado. O SOAR tinha o mesmo conjunto básico de instruções, com a diferença de possuir instruções específicas para programação orientada a objeto, em particular para o SMALLTALK. Estas instruções servem para facilitar o gerenciamento de dados e operações sobre variáveis, já que o tipo da variável só é conhecido em tempo de execução no SMALLTALK. Além disto, ao contrário do RISC I e II, possuia instruções para carga e armazenamento de múltiplos registradores, e não possuia endereçamento a byte, pois este tipo de dado não existe em SMALLTALK. A tabela 3.1 apresenta de forma sucinta os principais parâmetros de comparação dos microprocessadores RISC I, RISC II e SOAR.

21

SOAR

RISC I

RISC II

Tamanho da Instrução

32 bits

32 bits

32 bits

Nº de Registradores

72

78

138

Total de Instruções

20

31

31

Nº de Estágios Pipeline

3

2

3

Resolução do Processo (λ)

1.5 µm

2 µm

1.5 µm

Tabela 3.1 - Microprocessadores de Berkeley

3.2 - Descrição Geral Entre 1984 e 1987 a SUN Microsystems definiu o SPARC [SUN87]. O SPARC [GAR88] é uma arquitetura aberta com várias implementações em silício, com compatibilidade binária assegurada através da obediência às definições propostas. Esta liberdade de arquitetura permite obter implementações em tecnologias tão diversas como: matriz de portas CMOS [NAM88a], CMOS totalmente personalizado [NAM88b], ECL bipolar [AGR88] e GaAs. Com esta filosofia conseguiu-se também que cada fabricante realizasse melhoramentos na microarquitetura adequados às suas implementações, sem perda de compatibilidade binária. A sua arquitetura simples permite ainda obter excelente desempenho, baixo custo de projeto, facilidade de fabricação e maior confiabilidade. O SPARC é uma arquitetura RISC de 32 bits com "pipeline". Está dividido em duas partes: uma UNIDADE INTEIRA e uma UNIDADE DE PONTO FLUTUANTE. Cada uma destas unidades tem seu próprio conjunto de registradores, todos de 32 bits. A Unidade Inteira pode conter de 40 a 520 registradores, em um total de 2 a 32 janelas de registradores e 8 registradores globais. As janelas de registradores se sobrepõem, permitindo passagem de parâmetros internamente à pastilha. A Unidade de Ponto Flutuante tem 32 registradores de 32 bits. Estes registradores podem ser acessados através de instruções de LOAD e STORE de até 2 palavras (64 bits). As

22

operações de Ponto Flutuante podem ser executadas concorrentemente com as instruções da Unidade Inteira, sendo que o sincronismo é determinado por sinais especiais entre as duas Unidades. No SPARC estão definidas 58 instruções Inteiras, 16 de Interface com coprocessador e 36 de Ponto Flutuante. Todas as instruções são de 32 bits em 3 formatos básicos. É uma arquitetura orientada a registrador, ou seja, as únicas instruções que fazem referência à memória são as instruções de LOAD e STORE. Seu conjunto de instruções é bastante simples e todas as operações complexas, tais como multiplicação, divisão, troca de contexto e indexação de vetores, devem ser feitas por "software". O SPARC herdou do RISC I e II um esquema de janelas de registradores e a execução de desvios atrasados, e do SOAR instruções para suporte a linguagem orientada a objeto. Foram introduzidas extensões para suporte a multiprocessamento, para coprocessador de ponto flutuante, e para um coprocessador genérico.

3.3 - Conjunto de Registradores O SPARC utiliza esquema de janelas de registradores para otimização do tempo gasto com chamadas de subrotinas. O diagrama da figura 3.1 ilustra o funcionamento deste sistema de janelas. Neste exemplo, podemos ver que os conjuntos de registradores utilizados por duas rotinas adjacentes são sobrepostos parcialmente, ou seja, a rotina que faz a chamada e a que é chamada trocam parâmetros nos registradores que lhe são comuns. No esquema acima, os registradores físicos R98 a R105 são os de saída de parâmetros para a rotina B (R8-R15) e os de entrada para a rotina C (R24-R31). A cada momento, existe um conjunto de 32 registradores ativos chamado de janela, que é dividido da seguinte maneira: 8 registradores são globais (R0-R7); oito são de entrada de parâmetros passados pela rotina anterior (R24-R31); oito são locais (R16-R23); e oito são de saída de parâmetros, passados para a rotina seguinte (R8-R15). Quando é feita uma chamada de rotina, os registradores lógicos de 8 a 31 são deslocados

23

de 16 posições no conjunto físico de registradores. Desta maneira, os registradores de saída da rotina anterior passam a ser os registradores de entrada da rotina chamada, onde são lidos os parâmetros passados. No retorno da rotina, realiza-se o procedimento inverso. Estas janelas são circulares, e quando não há mais registradores físicos para serem alocados, ocorre uma exceção e o processador desvia para uma rotina de gerenciamento que salva a primeira janela ocupada para a memória, deixando o espaço livre necessário para a janela da nova rotina.

Registradores Físicos

Registradores Lógicos Proc. A

r 137

Entrada A

Entrada A r 24

r 129

r 23

Locais A

r 122

r 16

r 121

r 15

Saída A / Entrada B

r 114

Proc. C

r 31

r 130

Locais A

Proc. B

Saída A r 08

r 113

r 31

Entrada B r 24 r 23

Locais B

Locais B

r 106

r 16

r 105

r 15

Saída B / Entrada C

Saída B r 08

r 98 r 97

r 31

Entrada C r 24 r 23

Locais C

Locais C

r 90

r 16

r 89

r 15

Saida C

Saída C

r 82

r 08

r 07

Globais r 00

r 07

Globais r 00

r 07

Globais r 00

Figura 3.1 - Organização do Registradores do SPARC

r 07

Globais r 00

24

3.4 - Pipeline de Instruções O SPARC é definido como sendo uma arquitetura com "pipeline". Por isto, a maioria das instruções pode ser executada em um ciclo de máquina, com exceção das instruções de carga (LOAD), armazenamento (STORE), desvio absoluto (JMPL), retorno de exceção (RETT), de ciclos indivisível (LDSTUB, SWAP) e as de Ponto Flutuante. A maioria das instruções de transferências de controle são atrasadas, ou seja, a instrução seguinte à instrução de desvio também pode ser executada, caracterizando o que é chamado de "desvio atrasado". A execução desta instrução é opcional, dependendo de um bit no código da instrução e do desvio ter sido tomado ou não. Normalmente os compiladores possuem uma fase de otimização que rearranja as instruções, colocando código útil após as instruções de desvio. As dependências de dados que acontecem no "pipeline" são resolvidas pela lógica de controle. Normalmente isto é conseguido sem que haja atraso na execução das instruções, mas quando isto não for possível, o "pipeline" deve ser congelado até que os dados estejam disponíveis para a instrução seguinte. Esta operação é chamada de "interlock".

3.5 - Outras Características No momento, o SPARC está sendo licenciado para diversos fabricantes, tendo versões em CMOS e ECL. Existem implementações com tecnologia CMOS com forma de projeto padronizada (matrizes de portas) e personalizada. As velocidades de "clock" obtidas são cerca de duas vezes maiores que as obtidas em microprocessadores CISC de tecnologia equivalente. Não estão definidas na arquitetura características como: tipo e largura do barramento, gerência de memória, uso ou não de cache interna, número de estágios do "pipeline", tipo de lógica de controle e tecnologia de implementação. Para realizar um estudo sobre o desempenho da arquitetura nas diversas opções existentes, foi elaborado um simulador configurável, cuja descrição é feita no capítulo seguinte. A figura 3.2 mostra um diagama em blocos de uma possível organização para a arquitetura SPARC.

25

Registradores do Pipeline P

F

D E W

PLA de Controle

Conjunto de Registradores (Até 520 x 32)

Sinais de Controle

SOMA.

OP1

OP2

DESLOC.

U.L.A.

R

MUX

MUX

F.P.C. D.P.C. E.P.C. W.P.C.

S PSR WIM Y TBR

ALINHADOR

INTERFACE DO BARRAMENTO

Figura 3.2 - Arquitetura do SPARC

Nesta figura podemos observar os registradores do "pipeline" de instruções (P,F,D,E,W). Normalmente os dois primeiros registradores não são utilizados, e a instrução buscada é carregada direto no registrador D. Contudo, se houver uma instrução que demore mais de um ciclo para ser executada, a instrução buscada é carregada no registrador F, ou no P, caso o primeiro também esteja ocupado. Em todo caso é garantido que estes dois registradores estarão vazios após a execução da instrução que demandou mais de um ciclo. A arquitetura mostrada possui vários PCs, que são responsáveis pela recuperação do processamento normal caso haja alguma exceção. É necessário um PC para cada estágio do "pipeline", já que nada se pode garantir sobre a sequencialidade dos endereços das instruções que estão no "pipeline". O somador mostrado junto ao "pipeline" é responsável pelo cálculo do novo PC quando houver uma instrução de desvio sendo executada. Na Figura 3.2 estes PCs estão descritos como FPC, DPC, EPC e WPC, e não são visíveis diretamente pelo programador.

26

O conjunto de registradores da arquitetura acima possui 3 portas, o que permite 1 escrita e 2 leituras simultâneas. Esta simultaneidade é necessária porque este registrador é utilizado ao mesmo tempo pelo estágio de decodificação (busca de operandos) e pelo estágio de escrita (armazenamento do resultado). Após a busca dos operandos, os valores lidos são carregados em dois registadores (OP1 e OP2) para ser efetuada a operação aritmética adequada. O resultado da ULA é guardado no registardor de resultado R. No ciclo seguinte é copiado para o registrador S e então escrito no conjunto de registradores. Caso haja alguma dependência de dados entre o estágio de escrita e o estágio de decodificação, o valor do registrador R é imediatamente copiado para OP1 ou OP2, através de um caminho especial, para que não haja nenhum atraso no processamento. Por causa da diversidade dos tipos de operandos escritos/lidos da memória, existe a necessidade de um alinhador entre a interface de barramento e o conjunto de registradores. Este alinhador também é responsável pela extensão do bit de sinal do dado lido, quando for necessário. Na figura 3.2 ainda podem ser vistos 4 registradores especiais, que fazem parte do modelo de programação da máquina. O PSR contém uma cópia dos códigos de condição, um ponteiro para a janela de registradores atual, o nível da mascára de interrupção e bits de usuário/supervisor e habilitação de exceções. O registrador WIM contém a mascára que diz quais janelas estão válidas no conjunto de registradores. O registrador Y possui o resultado da instrução de Passo de Multiplicação, e pode ser lido e escrito pelo usuário. O TBR possui o endereço da base da tabela de vetores de exceção da máquina, permitindo que seja colocada em qualquer posição de memória.